오래 못 할 짓 하지 않기

Simplification을 하기 위해 필요한 용어 3가지 Equivalent - 같다. Seccessor - 후계자?( A에 입력으로 0을 넣었을 때 나오는 값 B --> A의 0 seccessor는 B이다) Partition - 그냥 나누는 거 ㅇㅇ Equivalent 이 두 개의 상태는 같다고 표현함. 0101 했을 때 결과가 다 같음. 인풋 w = 0,1 일 때, 변화하는 Si(0일 때) , Si(1일 때) 이 두 개는 0/1의 successor 라고 한다. 파티션은 1개 이상의 블락으로 이루어져있음. 같은 것들끼리 묶는다고 생각하면됨. 근데 이게 또 계속 나누고 사이클 돌다보면 같지 않아질 수 있음. 우리는 Partitioning 하면서 식을 간단히 할 것임. 순서 1) 첫 P1 은 모든 식을 ..

Synchronous & Asynchronous Reset Reset 시키는 법은 2가지가 있다. Load로 0을 만들거나 CLR로 0을 만들거나 Synchronous 에서는 Load를 사용하여 원하는 숫자까지 나왔을 때 다시 0으로 CLR 시켜줄 수 있다. 왼쪽) 위 사진\과 같은 경우에는 0000 (0) ~ 1001 (9) 까지 나오게 하는 거면, 1001 이 나오면 AND에 1 1 이 들어가서 LOAD 가 1이 되고, 그 counter에는 CLR가 켜져있고 input이 0이 들어오고 있기 때문에 1001가 되면 그 다음 상태는 0000이 된다. 0 ~ 5까지 나오게 하는 Synchronous reset 이다. Count 가 5일 때, 5 상태가 되고, 그 다음 상태는 000이 된다. 오른쪽 경우를 ..

asynchronous Counter = 지금 결과가 다음 F/F의 CLK이 된다. (asy..에 a가 있으니까 and가 안 나옴) --> UP counter = 지금 결과의 inversion이 다음 F/F의 CLK --> Down counter = 지금 결과가 다음 F/F의 CLK ★ [ Input 1을 공유 / CLK은 공유 X ] synchronous Counter = CLK은 동일하게 공유 (이름에 a가 없으니까 and가 필요함) --> UP counter = n번째 input은 [ 1~n-1 번째 결과가 모두 1일 때 ] 1 --> Down counter = n번째 input은 [ 1~n-1 번째 결과의 inversion 이 모두 1일 때 ] 1 ★ [ CLK 를 공유 / Input은 공유 X ..

synchronous Counter(살짝) 이걸 풀 때, 진리표, 카르노 맵을 다 만들어서 식을 구한 뒤에 사이클에 없는 0 3 4를 더하고 싶다면 각 비트별로 나온 JK결과들을 사용하여 다이어그램에 추가할 수 있다. Asynchronous Counter A의 아웃풋이 Count로 작용함. B에게는 A의 아웃풋이 Count가 됨 그래서 Asunchronous임. 다 같이 CLK 같은 걸 받으면 같이 동시에 딱딱 변하는데 다른 F/F의 결과를 CLK으로 받으니까 같이 안 변함 Count = CLK 인데 신호가 regular 하지 않음. circuit을 먼저 보면 모든 J와 K에 1이 들어가므로 Toggle이 됨 모든 Falling egde에서 우선, 가장 앞에 있는 A가 Toggle 된다. 그다음엔 A의 ..

Design of Synchronous Counters Synchronous == 다 같이 같은 CLK을 받음 Asynchronous == 앞 결과가 CLK이 됨 4비트 카운터 4개의 비트로 숫자를 0부터 15까지 나타내고 그 순서는 우리가 아는대로 크기대로 정렬되어있다. 순서대로 간다. 0 다음 상태는 1, 1다음 상태는 2 ... 이 현재 상태 > 다음 상태에 대한 식을 JK F/F으로 생각해보자 주어진 식을 갖고, 카르노 맵을 만들어서 식을 구하면.. 이 식을 가지고 회로를 만들어보자 ㅡㅡㅡㅡ Non-Number order 1. 싸이클에 대한 현재 > 다음 상태 표를 만들고 , 주어진 F/F으로 표를 만든다. 3개의 인풋으로 0부터 7을 만드는 시스템이 있다. 출력의 사이클은 0 > 3 > 2 > ..

Mealy Machin Design 과정은 비슷한데 더 간단함 D F/F을 사용 할 예정 1) State diagram + table 2) State assignment + 카르노맵 + equation State assignment : 0 = A / 1 = B -->Diagram 에서 상태가 2가지 밖에 없으므로 간단하게 나옴. = > 상태가 2^n 개면 F/F은 n개 필요 = 1개 카르노맵 - Equation : D=w / z=wy 3) Circuit 그리기 회로 분석 : Z 로 들어가는 거는 WQ이다. (Mealy 특성) W는 F/F에 들어가는 게 아니기 때문에 CLK의 영향을 받지 않는다. TIming diagram 그릴 때 유의할 것 + ) Timing diagram 이거 할 땐 Z 도 CLK영향..

순차회로 설계과정 이런 식으로 회로를 만드는데, 1. 입력들을 Next state logic에 모아서 2. F/F에 넣어준다. 3. Output logic을 거쳐 output을 낸다. 이러한 모양을 만들기 위해서 다음과 같은 절차를 거쳐야 한다. 우선 입력에 1이 연속하여 3개가 나올 때, 상태가 1이 되는 시스템이 있다고 가정해보자. 1. State table과 diagram을 만든다 state diagram과 table을 이렇게 구할 수 있다. ( 둘 다 연습해보아야 함) 2. 상태 할당 State assignment를 한다. 위에 있는 state table에 대한 state assignment를 만들어주어야 한다. 여기에선 우리가 임의로 q1,q2에 대한 상태를 A = 00 , B = 01 , C=..

x F/F (+@)를 가지고 y F/F 만들기 순서 : 1. Truth table을 만든다 --> Q에서 Q* 상태로 만들기 위해서 그 안에 있는 F/F의 behavior를 고려 해서 안에 들어있는 F/F의 input을 만들어준다. 2. *Q 다음에 있는 것들에 대한 카르노맵을 만들어준다. 입력은 y F/F + Q 3. 안에 게이트는 그대로 냅두고 y F/F로 가는 logic gate들을 만든다. ex 1 ) 풀이 1) truth table을 먼저 만든다 우선 JK = 0 0 이면 No change이기 때문에 최종 출력은 Q인 상태로 되어야한다. Q가 0이면 *Q = 0 Q가 1이면 *Q = 1 이런 경우에 D F/F의 특성을 생각해보자. 들어온 대로 내보내기 때문에 D F/F의 Input은 *Q의 값을..

D latch 와 D F/F ( positve and negative ) 를 비교해보자 Qa: latch Latch와 F/F의 가장 큰 차이점은 동작 시점 이다 . 이 Latch는 CLK이 1인 상태인 동안에 D가 변하는대로 함께 간다. 즉, CLK = 1일 때 → D와 같이 움직임 CLK = 0일 때 → 0이 시작될 때의 D의 상태대로 1이 될 때까지 그 상태로 굳음 Qb: F/F (positive edge) 이 F/F의 동작 시점은 CLK이 0에서 1로 '올라가는 순간'에 동작한다. 그 순간 D의 입력에 따라서 Qb가 따라간다. 그리고 CLK이 0에서 1로 '올라가는 순간' 이 다시 올 때까지 그 값을 유지한다. Qc: F/F (negative edge) 이 F/F의 동작 시점은 CLK이 1에서 0으..

Flip-Flop --> Latch에서 CLK이 1일 때 작동했다면, Flip-Flop은 작동 시간이 다르다. 종류는 1) master - slave f/f 2) edge-triggered f/f Flip-Flop같은 경우에는 상태가 올라갈 때 Positive-edge-triggered FF (Rising-edge, Leading-edge) or 내려갈 때 Negative-edge-triggered FF (Falling-edge, Trailing-edge) 동작한다고 인식하고 작동한다. CLK 이 1일 떈 SR에 대한 결과들이 output으로 들어감 CLK 이 0일 땐 X값이 Q 출력으로 전달됨 이거 강의 영상보고 다시 그리기